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三維集成電路 第2部分:微間距疊層芯片的校準(zhǔn)要求

標(biāo) 準(zhǔn) 號(hào): GB/T 43536.2-2023
替代情況:
發(fā)布單位: 國(guó)家市場(chǎng)監(jiān)督管理總局 國(guó)家標(biāo)準(zhǔn)化管理委員會(huì)
起草單位: 中國(guó)航天科技集團(tuán)公司第九研究院第七七一研究所、青島智騰微電子有限公司、珠海越亞半導(dǎo)體股份有限公司
發(fā)布日期: 2023-12-28
實(shí)施日期: 2024-04-01
點(diǎn) 擊 數(shù):
更新日期: 2024年04月13日
內(nèi)容摘要

本文件規(guī)定了在芯片鍵合過(guò)程中使用多個(gè)疊層集成電路之間初始校準(zhǔn)和校準(zhǔn)保持的要求。定義了校準(zhǔn)標(biāo)記和操作步驟。本文件只適用于使用電耦合方法進(jìn)行的芯片間校準(zhǔn)。

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